Studopediya

КАТЕГОРИЯ:


Астрономия- (809) Биология- (7483) Биотехнологии- (1457) Военное дело- (14632) Высокие технологии- (1363) География- (913) Геология- (1438) Государство- (451) Демография- (1065) Дом- (47672) Журналистика и СМИ- (912) Изобретательство- (14524) Иностранные языки- (4268) Информатика- (17799) Искусство- (1338) История- (13644) Компьютеры- (11121) Косметика- (55) Кулинария- (373) Культура- (8427) Лингвистика- (374) Литература- (1642) Маркетинг- (23702) Математика- (16968) Машиностроение- (1700) Медицина- (12668) Менеджмент- (24684) Механика- (15423) Науковедение- (506) Образование- (11852) Охрана труда- (3308) Педагогика- (5571) Полиграфия- (1312) Политика- (7869) Право- (5454) Приборостроение- (1369) Программирование- (2801) Производство- (97182) Промышленность- (8706) Психология- (18388) Религия- (3217) Связь- (10668) Сельское хозяйство- (299) Социология- (6455) Спорт- (42831) Строительство- (4793) Торговля- (5050) Транспорт- (2929) Туризм- (1568) Физика- (3942) Философия- (17015) Финансы- (26596) Химия- (22929) Экология- (12095) Экономика- (9961) Электроника- (8441) Электротехника- (4623) Энергетика- (12629) Юриспруденция- (1492) Ядерная техника- (1748) Arhitektura- (3434) Astronomiya- (809) Biologiya- (7483) Biotehnologii- (1457) Военни бизнесмен (14632) Висока technologies- (1363) Geografiya- (913) Geologiya- (1438) на държавата (451) Demografiya- ( 1065) Къща- (47672) журналистика и смирен (912) Izobretatelstvo- (14524) външен >(4268) Informatika- (17799) Iskusstvo- (1338) историята е (13644) Компютри- (11,121) Kosmetika- (55) Kulinariya- (373) културата е (8427) Lingvistika- (374) Literatura- (1642) маркетинг-(23702) математиците на (16968) Механична инженерно (1700) медицина-(12668) Management- (24684) Mehanika- (15423) Naukovedenie- (506) образователна (11852) truda- сигурност (3308) Pedagogika- (5571) Poligrafiya- (1312) Politika- (7869) Лево- (5454) Priborostroenie- (1369) Programmirovanie- (2801) производствено (97 182 ) индустрия- (8706) Psihologiya- (18388) Religiya- (3217) Svyaz (10668) Agriculture- (299) Sotsiologiya- (6455) на (42831) спортист строително (4793) Torgovlya- (5050) транспорт ( 2929) Turizm- (1568) физик (3942) Filosofiya- (17015) Finansy- (26596) химия (22929) Ekologiya- (12095) Ekonomika- (9961) Electronics- (8441) Elektrotehnika- (4623) Мощност инженерно ( 12629) Yurisprudentsiya- (1492) ядрена technics- (1748)

усойница

Въз основа на два бита на номера сумиране таблица А и Б (фигура 5.2) може да се формира чрез сумиране на логически изрази за сумата S и носят CR (израз ).

Основната задача - да се намали тези функции. След минимизиране на функцията на сумиране за получаване на сумата S CR и трансфер. На базовите функции Можете да се изгради единна-битов ехидна - и Фигура 5.3).

Трябва да се отбележи, че едно-битов ехидна верига, изградена на базата на функции в база И-ИЛИ-НЕ разполага с 17 пина, което е 2 пъти по-малко, отколкото в схемата, изградени на базата на функции (Минимизиране на разходите).

забавяне ехидна: за S - 1τ, за CR - 2τ. Серия-свързан път едноцифрени разширители трансфер CR получава мулти-битов ехидна със сериен трансфер (Фигура 5.3 в), неговата ASB на фигура 5.3,

Особености на схемата.

На входа на един битов ехидна кр сигнал и изход - Следователно, трябва да се постави между всяка цифра на инверторите, което увеличава латентност мулти-битов ехидна. Поради това, на практика, за да се реши този проблем, като се използва свойството на самостоятелно двойна логически функции: стойност на функция се тълкува в своите инвертиращия вход аргументи. Това може да се види чрез сравняване сумиране линии (Фигура 5.2) Таблица 3 и 4, 2 и 5, 1 и 6, 0 и 7. Въз основа на този факт, при конструирането на мулти-битови сериен разширители CR транспортни пътища са свързани пряко, и тези зауствания в който получава обратна трансфер , Аргументите на входовете се обръщат и да получават на изход CR без инверсия. Ако входовете на данните на ехидна малко се подава към изходите регистъра (това е най-често се прави), данните за съответните битове се отстраняват от обратни резултати от този регистър.

По дефиниция, ехидна нарича комбинаторни логика устройство за извършване на аритметични допълнение на две числа, представени в двоичен код. The ехидна е основната единица ALU компютърни устройства - ALU.

The ехидна има:

п - броят на битовете на вход А.

п - броят на битовете на вход Б.

кр - трансфер вход на младото заустване ехидна.

CR - транспорт за достъп до най-старшия бит на ехидна.

п - битов изход сума S.

закъснения за разпространение на сигналите:

т кр, S - трансфер от входа до установяване на сумата S.

T A, S - от гледна точка на входа към изхода с S CR - Конст.

т кр, CR - от входа до изхода на кр CR при постоянни условия.

T A, CR - от входа до изхода условията на кр.

Забавени мулти-битов ехидна със сериен трансфер:

т кр Rin, C O R = т кр 1, CR 1 2 + т кр, CR + 2 ... N + т кр, CR н кр = NT, CR,

където N - брой на битовете в ехидна,

т кр, CR - закъснението в една категория.



Примери на търговски достъпни разширители:

K155IM1 - две-битов вход на данни от регистъра - пряка и обратна изхода,

K155IM 2,3 - четирицифрен, с прехвърлянето чрез изпускане, се използва инвертора.

Понякога в лета за решаване на транспортните проблеми на разширители с два коловоза транспорт, който се използва в изхвърлянето (фиг. 5.4 а и б).

Обобщавайки логика функция (и), получени от отношенията (Фиг. 5.2). Движеща сила за изпълнението на фиг. 5.4 б.

Особености на схемата: прехвърлянето на генериран код paraphase две пътеки и CR Това позволява изграждането на мулти-битов ехидна а да се движат между цифри или CR за производството на сбора е винаги една фаза характер.

§ 5.3 разширители с паралелен превод.

Adders с паралелен трансфер не са сериен пренос на разпространението на сигнала от освобождаване от отговорност да се освободи. Всички бита прехвърлени формира специална схема, на входовете на които едновременно получава всички променливи, необходими за неговото производство.

Същността на строителството на ехидна с паралелен превод обяснява неговата блок схема, показана на фиг. 5.5.

Основната цел на тази ехидна е изграждането на специална схема за формиране на сигнала за прехвърляне за всяка категория.

Ние дефинира функциите, изпълнявани от специална схема за изхвърлянията.

Представяме два спомагателни функции (за удобство) Фиг. 5.6.

1. поколение Функция: γi = ай · двупосочно, който взема една стойност, ако се прехвърля на изхода на разреждане става независимо от наличието или отсъствието на вход за носене.

2. функция Прозрачност (транзит): βi = и.д. ˅ ай Това отнема един изход описание за тази категория се появява само когато е налице прехвърляне вход. Но тъй като, когато AI = двупосочен трансфер = 1 се формира от γi = 1, функцията за транзит може да бъде представляван от: βi = ай BI. Сега експресията на сигнала могат да бъдат представени като - CRi = γi˅βi · CRi-1, въз основа на която е получила равна на 0,1 и 2 бита.

Фиг. 5.6 - представени всички неравенства.

Въз основа на тези уравнения са изградени специална схема за суматора три-малко, за да се образува трансфери (фиг. 5.7).

Схемата показва, че времето на закъснение сумата от сумиране:

- В момента на образуване на функциите βi Ран τ,

- CR време равно 3τ

- Забавяне време, равно на една-битов ехидна SM (4 ÷ 5) τ.

Общ брой забавяне е (7 ÷ 8) τ, и то не зависи от броя на заустванията. В действителност, това не е съвсем точна, защото с нарастването на броя на цифрите увеличава натоварването на елементите. Например, един елемент, който оформя β0 - свързания елемент 1, β1 - свържете 2 елементи и т.н. Това води до увеличаване на забавяне т от тези елементи, и като се започне от определен брой битове, суматора започва да губи предимствата от паралелен превод за скорост ...

На практика се използва:

-summatory до четири цифри - сериен трансфер,

-summatory до осем бита - паралелен трансфер.

§ 5.4 BCD разширители.

За операции на десетични числа, всяко число от 0 до 9 са двоичен тетрадка, след което операции на десетични числа, произведени над преносими компютри, както на двоични числа.

Този начин на представяне на десетични числа се нарича BCD в клас претеглените кодове. Очевидно е, че за представянето на десет четирицифрени числа изисква двоичен код. Фиг. 5.8 е таблица съвпадение десетични дроби двоичен бележника.

От таблицата се вижда, че тетрада на двоичен код, като се започне от 1010 и до 1111 не се използва (ние ги инвалиди предположи), като по този начин сумиране на тетради от 0000 до 1001, в резултат може да се появи незаконни тетради, което ще доведе до неверни резултати и podstverzhdaet например сумиране считат Фиг. 5.8, което показва, че в 1110 забранен тетралогия, беше изобилно 10 и поиска обезщетение - изваждане на този излишък от 10 представени в добавката. код и трансфер 1 следващото (по-стари) хапане. Въз основа на тези съображения, може да се изгради ехидна за такива допълнения едноцифрени десетичната представителство на двоичен бележника.

Такава ехидна. ASB и ескалацията си малко, представена на Фигура 5.9 а), б) и в), съответно.

Схемата показва, че ако резултатът от сумиране получен позволено тетралогия, и се формират на изхода на логически нули, и следователно изпълнява «BI» SM2 (2) въздействието върху нивото на AI, така че в резултат на сумиране на SM2 (1) се образува без промени.

Ако тетралогията забранено, логическият блок въз основа на него ще се формира коректив комбинация и да доведе до SM2 (2) тя ще бъде коригирана.

Когато изваждане на двоични-десетични числа се използват в преобразователи на (приспадане), в допълнение към 9 (получаване на обратна код се изважда тетрада) въз основа на съотношението на | W = 9-B |, където W - Освен това, B - изважда.

Fuktsionirovanie preobrazoveteley цикли, описани допълнения таблица е показано на фиг. И 5.10) и датчик за връзка десетичната разширител на фиг. б).

където: SUB-(изважда) - изваждане, SUB = 0 - Освен това, SUB = 1 - изваждане, Z - инсталация сигнал нула в блок изход. Z = 0 - "0" изходи.

§ 5.5 блокове за логически операции

Като част от процесора на компютъра (в ALU) има единици, опериращи до 16 логически операции. Общата структурна схема на блоковете, показани на фиг. И 5.11).

Пример на верига, която реализира 6 логически операции, показани на фиг. 5.11 б) е показана на Фиг. 5.11 в). Всяка от функциите Fi, изпълнява определена логическа елемент OR, NOR, И т.н. или тяхната съвкупност.

входове Х аз и Y свържа съответните изходи (разряди) ALU буферни регистри (които ще бъдат обсъдени по-долу) RGA и RGB, но до входа V IO ÷ в литри е - съответните изходи на декодиращи DC екипи.

Видове логически блокове могат да бъдат много. Като пример, Фиг. 5.12 показва друг блок схема за една категория има четири логически операции.

TA (д-т 4) -Има спусък (освобождаване) ALU-RGSM ехидна регистър (батерия) и T 1 (S) -trigger (цифри) вход ALU-RGB регистър.

Останалите елементи са логическа единица. Unit 4 изпълнява операцията: приобщаващото стека, dizyuktsii, аритметика добавянето, чрез добавяне

mod2 и инверсия между изхвърляния. Отличителна черта на блока - всички операции могат да се извършват едновременно, и малко по малко между Т А и Т 1, но резултатът е написано на един спусък (в този случай, T A), така едновременен контрол на потока сигнали не се допуска.

Избирането на операцията се извършва чрез прилагане на "1" на съответния контрол входен блок.

Например, за да се реализира операцията Ai «1» Bi го тонизиращи.

След това: А и Q сигналите аз тествани върху conjunctor (9), и А и Qi - елемент (8), изходите на елементи (8) и (9) се доставят на съюза на OR (13), в чийто изход полученият резултат:

Q A · I + A · Qi = Ai Bi.

Този резултат при прилагането на "1" към входящия елемент (16) се изпраща (14) и след това писмено през елемента (2) Ta (4), и фиксиран.

Друга работа е подобен. Блокът може да се разшири, за да изпълнява и други операции.

Глава 6: аритметика - логически операции компютри (ALU). Основни функции ALU.

ALU - функционално пълна компютърна обработка единица за извършване на аритметични операции върху обработката на информация.

Основните операции, извършвани от ALU:

- Аритметика (всички те се свеждат до добавяне), до 50% от всички операции.

- Puzzle (до 16 сделки - до 45% от всички екзекуции).

- Останалите 5% - операции за управление.

ALU Basic връзка състои процесор, показан на фигура 6.1.

ALU - повечето от които ехидна и комбинаторни логика верига (блок логически операции) има 2 групи от входа (пристанища) In1 In2 да получава данни (оператори) и 2 изхода Група: OUT1 - изход в резултат на операцията, извършена от ALU (ехидна) и логическо устройство. Out2 - на изхода на новини информация (знаци) вследствие на дейността: преливник цифрен решетка, разделяща знака на резултата на "0", и т.н.

Тази информация се използва за коригиране на контролните сигнали в блока за управление.

RG1 и RG2 - регистри (понякога се нарича буфер), за да получат извлечения от паметта на компютъра.

RG SM - Регистриране ехидна (това често се нарича батерия) за приемане от ехидна или логика операция резултат на звеното за работа и тя или RG1 (RG2) или в паметта на компютър прехвърли.

SM - ехидна.

6.1 Класификация на ALU.

ALU са класифицирани според няколко критерия:

1. По пътя на действие над операциите:

- Sequential когато операнди са представени в последователен код, и техните операции се извършват цифра по цифра.

- Успоредно с операнди в паралелен код представена и операции, извършвани върху всички бита едновременно.

2. Чрез представяне на номера:

- ALU за фиксирана точка номера.

- ALU за плаваща запетая.

- ALU десетична.

3. естеството на използваните алуминий единици:

- Блок, където операции на числа с фиксирана и плаваща запетая десетични числа и букви полета са извършени в отделни (специални) единици. Насладете се на висока скорост. защото единици могат да работят паралелно.

- Многофункционални ALU, когато всички операции се извършват от едни и същи единици, които са включени по подходящ начин.

ALU се контролира от сигнали, които предизвикват извършването на определени микро-OPS. Последователността на такива сигнали се определя от операция кода на новини и сигнали от RGpr основа на резултатите от предишната операция.

Проектиране ALU се състои основно в:

- Избор на код за представяне на данни

- Определяне на операции алгоритми

- Избор на структура на оперативните звена и набор от микро-продаван тях

- Единиците, комбинирани в една мулти-функционална единица - ALU.

6.2 Описание Езици изчислителни устройства.

Компютри - една от най-сложните технически системи, чието описание на структурата и функционирането се извършва на различни нива на детайлност. Всяко описание ниво съответства на средствата на дефиниране.

Необходимостта от такава формализирано описание не само означава, продиктувано от нуждите на съвременната методика за изследване на сложни системи и дизайнерски решения моделиране трябва при създаването на дизайн система за автоматизация и т.н.

За да се образуват описанията често използват различни "езици в описанието," например, както е показано на фигура 6.2.

Нашият курс се фокусира основно звена на системата, така че най-често се използва микро-език, наричан понякога регистъра или на езика на трансфер регистър. Няколко примери за използването на този език са показани на Фигура 6.3.

Обяснение: думата е броят на такива X 15 [0-н]: тук X 15 - ID - е произволна последователност от букви и цифри, започващи с буква. [0-н] - битови показалка битови числа.

Определения:

1. елементарна операция се извършва за един часовник период - нарича микро-OPS.

2. В някои часовник интервали могат да бъдат изпълнени успоредно под действието на няколко микро-управляващи сигнали. Съвкупността от тези операции се нарича микро-OPS.

3. Последователността на микро-OPS, осигуряващи работа (например, добавяне на 2 включена), наречена операция на фърмуера.

Микро-OPS - трансформацията на операндите, един или повече може да бъде или общежитие, описва mikrooperatorom (Фигура 6.3, параграф 4.) и се придружава от етикет.

По подобен начин, описанието и микрокод, който е отделен етикет и с запетаи mikrooperatorov последователност.

Обикновено, дори прости операции се извършват в продължение на няколко бара. Например, микро-оп - вземе адрес RG - адреси са извършени в два цикъла:

1. Ust.0 RGA: RGA: = 0

2. Pr.A2: RGA: = RGK [A2]

Ето: Ust.0 - управляващ сигнал за обозначаване на нула RGA.

Ex A2 - получаване на сигнал (запис) адрес A2 от RGK команда регистър.

Фърмуерът може да бъде под формата на графика, в която върховете съответстват microinstructions.

6.3 ALU да добавите (изваждаме) числа с фиксирана точка.

Освен Операцията по ALU намалява до аритметична добавянето на цифрите, представени в предните или допълнителни кодове. Кодът на връщане се използва рядко, защото има две представителства на нула 0 и -0, което усложнява анализа на резултатите от операцията. Освен операция алгоритъм определя от вида на използваните кодове.

Функционално ALU допълнение верига (изваждане) е показана на Фигура 6.4.

Контролните сигнали се генерират от блока за управление в съответствие с кода на операция. Всеки управляващ сигнал е по пътя си, например, може да дойде в RG1 4 вида сигнали:

- Регистър нулиране на будилника

- Кодът на операнд на BDIO за запис на сигнали

- Издаване на код сигнал от пряк изход регистър

- Издаване на код сигнал от изходите на обратни (с инверсия код)

ALU работа.

От паметта на компютъра в автобуса идва BDIO отбори A и B, първия срок (или намалява) в RGB, втори мандат в RG1. RG1 и RGA имат пряка и обратна връзка за прехвърляне на кода на операнд при добавяне на пряк, обратна чрез изваждане. Изваждане се осъществява от формула (А + ¬V) където ¬V операнд в обратен код. 1 се добавя към резултата. А сумиране (или изваждане) се предава към по-нататъшното автобуса RGSM BDIO да памет.

С добавянето на двоични кодове, включително техните битове на знака, обърнете внимание на следните правила:

1. Ако е налице прехвърляне на сумата на освобождаването от отговорност на знака при липса на транспорта в тази позиция, или има промяна в знаков бит при липсата на прехвърляне на това, има едно преливане цифра съответно решетка, с положителни и отрицателни стойности.

2. Ако няма преводи на знаков бит и размера на знак малко, или да има и двете от тях трансфер, преливната цифрен мрежа отсъства и

- Когато "0" в знак малко е положителна сума

- Ако "1" - отрицателен

Входовете идват RGpr:

- Стойностите на всички битове на ехидна SM [0] и CM [1 ÷ N-1]

- Трансфер на знаков бит Mon CM [0]

- Трансфер до знак малко Mon СМ [1]

В резултат, след специална операция. Съвпадение на верига (Фигура 6.4 - отсъствие-T) са учредени по съответните признаци на отношенията, показани на фигура 6.5.

Фигура 6.6 показва времедиаграма на операция ALU при добавяне (изваждане) на числа с фиксирана точка.

Диаграмата показва, че прибавянето се извършва за 5 цикъла и приспадане на 6 цикъла с добавянето на един.

6.4 Методите за умножение на двоични числа.

Операцията компютър умножение се редуцира до операцията на прибавяне на две числа и бита за смяна. Те могат да се използват 4 основни методи на размножаване. Примери за размножаване са показани на Фигура 6.7.

Заключения на методите за умножение.

1 метод.

1. След всяка смяна множимо допълнение се извършва операция.

2. Действието на умножение е от N-цикли (N-битов множител)

3. ALU в този метод трябва да има:

- Multiplier регистър (п-1) битова

- Тотализатор и тотализатор регистър 2 (п-1) - малко.

Методът е почти никога не се използва, защото на високи битови регистри и ехидна на.

2 метод.

1. Регулирането на размера на частните произведения от висши звания.

2. LSB работи като образуването им може да бъде преместен на освободената бита множител, тъй като тогава не се използва, и по-старите - писмено RGSM. И резултатът е отстранен от двата регистъра. Методът се използва често, поради необходимостта от единен дължина малко буферни регистри и ехидна.

3 метод.

1. лятото и RGSM нуждае 2 (п-1) - малко.

2. Последователността на действията в един цикъл, определен от изхвърлянето на старши фактор.

Методът се използва в някои от най-ALU, тъй като позволява без никакви допълнителни вериги за смяна, за да извърши разделение на номера, докато в 2-ри метод за разделяне на необходимата смяна регистър верига в множителя (делене - частна) и ехидна на частични продукти (разлики в делене).

4 метод.

1. Необходимостта от двойно регистър битов ехидна и ехидна.

2. Когато се раздели броят изисква в регистрите на смяна на веригата.

3. Сумата на частичните произведения, е фиксиран, така че можете да комбинирате добавянето на операция за смяна на предавките във времето.

В заключение, трябва да се отбележи, че изборът на метод се определя чрез умножаване на коефициента на изместване на разходите за оборудване верига, битова дълбочина и скорост.

6.5 ALU да се размножават номера с неподвижна точка.

Той се използва втория метод. Фигура 6.8.

умножение алгоритъм

1. Предприемане модули на факторите.

2. стойността SM частичните произведения първоначални е равна на нула.

3. Ако фигурата е фактор при изпълнението е равен на "1" е сумата от частични продуктите на множителя се прибавя, ако е "0" - не се добавя.

4. Изработени промяна количество частични продукти в дясно от една цифра.

5. Параграфи 3 и 4 се извършват за всички битове на фактор, тъй като LSB

6. Продуктът на целевите "+", ако знаците са еднакви и факторите "-" по друг начин.

ALU работа.

The RG1 взето множителя, RGB - нулира в МФ. Cycles (на схемата не са показани) се съхраняват брой битове мултипликатор, мултипликатор влезе да RGB. После идва процеса на размножаване: в зависимост от стойността на нисък ред фактор на 0 или 1 до конкретния продукт е добавен към 0 или множителя, съответно.

Сумата, получена в RGSM изместен към десния бит се предава към RGB. В същото време на множителя е изместен към десния бит с трансфер от косо в RG2 RG2 "и се върнете към RG2.

Старши RG2 ниво "и по този начин се освобождават ги е въвела по-ниски редиците получили продукта.

Съдържанието на брояча на линия всеки умножение се намалява с 1 и когато го достигне "0" на процеса на размножаване е спряно. В резултат на това RGSM и RG2 ", съответно, ще се съхранява старши и младши работа ниво.

Особеност на цяло число е необходимо да се представи резултатите от умножаване на двоична дума. Броят на цифрите на двойна дума 2N-1 1 по-малък от броя на 2n-2 цифри на продукта на две числа, които съдържат N-1 цифри.

Ето защо, след размножаването на номера трябва да доведе до промяна бит надясно, за правилното изпълнение на своето местоположение в формат решетка на двойна дума. След резултатът от операцията смяна се предава към шината за данни BDIO.

Умножете числа с герои, представени в напред и допълнителните кодове се извършват с помощта на промяна размера на променените частичните произведения.

6,6 г. за прилагане на пряка, обратен и допълнителни кодове при извършване на аритметични операции в ехидна.

Добре известно е, че ехидна ALU се реализира само операция допълнение се нарича условно положително операнд (номер).

Положителни номера на всички кодове са еднакви. Отрицателен представени в обратен и допълнителни кодове, и изваждане на операциите за автоматично изважда обратен знак. Битът за знак и цифровата част на броя разглеждат като едно цяло и са еднакво ангажирани в операцията. В допълнение към обратния трансфер на кодове от по-старата забележителност Резултатът се доставя до входа на трансфер LSB (циркулярна миграция), и в допълнение към други кодове този трансфер не се счита.

За напомняния в Фигура 6.9 показва таблицата на съответствието на директен, обратен и допълнителни кодове за отрицателни числа, и дава примери за операции с използването на обратни и допълнителни кодове.

Фигура 6.10 показва примери за възможно преливане цифрен решетка при добавяне на номера със същите герои и използването на модифицирания код за откриване на препълване.

6.7 ALU за разделение на числа с фиксирана точка.

Разделете числа се свежда до изпълнение последователност изваждащ делител, първата от дивидента, след това формира от частични останки от тяхната промяна. В действителност, разделението се заменя със сумиране с допълнителни кодове.

Разделянето може да се извърши по два основни начина:

1. Разделянето на фиксирана и се дели на делител се измества надясно. Методът се основава на разделението за ръчно копиране. (Независимо разделят номер 2, да се напише алгоритъм за разделяне и изграждане на структурна схема ALU за този метод).

2. Разделете дивидент от плъзгащи и фиксиран делител. ALU схема за този метод е показан на фигура 6.11.

Отстранен е делител Допълнителният код е въведен в RGA, на дивидент, изместен към лявата спрямо делител в MSB се съхранява в RGB, младши в RG2. Division започва с преминаването на дивидент, като го прехвърля в наклонена RGSM (MSBs) и RG2 "(ниско ниво), след това се прехвърля от дивидент в RGSM на RGB и RG2" в RG2.

Освен това, SM възниква изваждане на делителя (в RGA), създаване на частичен остатък (от podsummirovaniya 1), а броят на частния (1, ако останалата> 0 и 0 ако останалата <0) се съхранява в овакантеното след преминаването Изхвърлянето RG2.

В същото време, ако останалата <0, неговата стойност се възстановява предишната си стойност.

разделяне алгоритъм е показано на фигура 6.12.

Недостатък на метода: има нужда от допълнителен цикъл да се възстанови баланса, така че понякога се използват методи за разделяне, без възстановяване на баланса.

Същността на остатъка от делене частичната е както следва:

Ако разделянето чрез изваждане на делителя от дивидента (частичното остатъка) се оказва, че редовното дивидент или частична остатъка бяха по-голямо или равно на делителя, следващата частична останалата въведена цифра "1" и получава частична остатъка се измества наляво по един бит.

Ако се окаже, че след изваждане остатък делител частична делител беше по-малка, редовен частен въведена цифра "0" се добавя към получения делител остатък, за да се възстанови частично остатъка до изваждането, тогава резултатът от допълнение се измества наляво по един бит. Тези процеси продължават до п-битов частния на. Този метод се нарича разделяне с възстановяването на баланс на фигура 6.13 е пример за такова разделяне.

Забележка. Често се използва в разделението на компютър без да възстанови баланса. Същността му е, както следва:

Ако в резултат на изваждане на делителя от дивидента получен е отрицателен, на частична остатъка не се възстановява чрез добавяне на разделителя, и следващата стъпка, вместо да се извади разделението на дивидента прави добавянето й към частична остатъка. Ако резултатът е отрицателен в този случай, частния броя писмено до "0" и следващата стъпка се извършва в същия състав. Ако се изважда положителен резултат след добавянето на частен razyaryad записва "1" и в следващия етап.

6.8 Операции с плаваща запетая. Представителство на номера в един компютър.

1. В представителството на числа с фиксирана точка, точката се поставя на определено място в сравнение с броя на заустванията в мрежата за освобождаване от отговорност модул. Фигура 6.14

· Точка на високо бит.

Има преливане цифрен мрежа (със загубата на LSB), грешката не надвишава стойността на , Методът се използва рядко.

· Точка на най-маловажния бит.

Тук, на модула само цяло число. При влизане на броя в клетката надвишава броя MSB се губи и грешката може да достигне 100%. Например, 1111 2 (15 10) става 0111 2 (7 10) при загуба на MSB.

2. числа с плаваща запетая са представени по различен начин. Фигура 6.14 т.2.

пореден номер Р може да бъде както положително, така и отрицателно. Плаваща запетая могат да бъдат представени във формат, с основа 2, 8, 16 и BCD.

Нормализирано брой се счита за броя чиято най-важния бит на мантисата не е нула. Компютърна нормализира броя автоматично.

Например полученият резултат, в която R-незначителните битове на мантисата са 0. нормализиране е да измести мантиса Q от R-бита на ляво и едновременно умножаване на реда на P R единици. В младши освободен бита мантиса записват нули.

След такава операция, броят не се променя, и условието за нормализиране ще бъдат изпълнени. Тъй аритметични операции върху плаваща запетая изискват отделни операции на мантиси и ред, а след това техните операции се свеждат до операции на положителни числа, като се използва една идея на номера с разсрочени поръчки. За тази цел, запис на клетъчната памет на своя ред на P е добавена число компенсира N = 2 к, където K-броя на битовете, използвани за реда на подреждане на заустване единица мрежа. След това заповедта е изместен см P = P + N, който винаги ще бъде положително, и да представлява тя трябва да бъде един и същ брой цифри като модулът П.

P см особеност, че ако P '> P "и дясното смесване см P'> P, виж." Това показва, че отклонението не засяга реда на номерата на операцията.

6.9 Събиране и изваждане на числа с плаваща запетая.

Събиране и изваждане на номера се прави на формула (приемайки, че X> Y) е показано на фигура 6.15.

Използвани битова мрежа е показана на фигура 6.15 (г).

Събиране и изваждане алгоритъм.

1: заповед подравняване отношение на X и Y: от порядъка на по-малка абсолютна стойност на поръчката се вземат равни на по-голям брой и мантисата е изместен наляво в по-малък брой на S-ри цифри, равни на разликата между поръчките.

2. Произведени допълнение (изваждане) и мантиси получен мантиса сума (разлика) числа X и Y.

3. Редът на сумата (разлика) се приема равен на реда на по-голям брой.

4. Получената сума (разлика) е нормализирана. Аритметични операции върху мантисите и поръчките са или отделни устройства или последователно с едно устройство, например, на ALU обсъдени по-рано.

Операция на добавяне (изваждане) включва етапите на:

1. Приемане на операнди х и у най-

2. Подравнете поръчки изместен мантиси

3. Присъединителните (приспадане) мантиси

4. резултати нормализиране

Структурна схема на ALU за допълнение (изваждане) на числа с плаваща запетая е показан на фигура 6.16.

ALU работа.

1. Приемане на операнди. Приемане на първия мандат (намаляващ) X, знакът в заключване на спусъка T Zn на, RGA създаване на "0". Получаване на второ термин (изважда) Y в RG3, T фиксация плоча ZN, създаване RGB на "0".

2. Операции по поръчки. Стойност на поръчката от бита на алфа операнди 1 ÷ α 7 RG1 и RG3 регистри сервират в RGC и RGD съответно. Next, за да дойде на процесор на сравняване на резултатите от които: мантиса с по-малък, за абсолютна стойност се измества наляво от броя на битовете, равен на разликата между поръчките. По време на процедурата в резултат на допълнение (изваждане) мантиси отнеме повече от поръчките.

При сравняване на определения от 5 възможни случаи на отношения и операции.

1. P X - P Y> м , където m - броя на цифрите на мантисата на X за резултата от операцията е приет план X, тъй като срязване термин мантисата Y всички свои бита ще бъде нула.

2. P Y - P X> м , където m - броя на цифрите на мантисата на Y. За резултатът от операцията Y приет план по същата причина.

3. P X - P Y = 0, - сумарно мантиси на X и Y.

4. P X - P Y = K 1, (K 1 <m) - броят на мантиса Y изместен от 1 K бита.

5. P X - P Y = K 2, (K 2 <м) - мантисата на X е изместен от 2 K бита.

мантиси смяна процес е както следва: брояч на цикъла ДКД на обработка на поръчките единица се съхранява брой битове (K 1 или К 2), към който искате да преместите. Тогава, както и преминаването на мантиса намалява тезгяха и при достигане на брояч съдържанието на STC = 0. Промяната е прекратен.

Тези модули мантиси съхраняват в RG1 и RG3, тяхната зодия в тригери, и приети за RGCT1.

3. Добавянето на мантисите.

· Ако същите признаци на операнди. Модулите се предават в мантисите се формират RGA и RGB и няма промяна в ехидна SM. Ако се окаже, че при изпълнение SM [7] = 1, тогава имаше едно преливане цифрен решетка, така че сумата е изместен към дясната цифра, и по реда на P се е увеличил с 1: т.е. в RGCT1: = RGCT1 + 1.

Ако след това RGCT1 [α 0] = 1, тогава настъпило преливане на ред, изчислителния процес произвежда сигнал за прекъсване.

Ако поръчката не е преливник, за RGSM [α 1 ÷ α 7] влезе в реда на RGCT1, в RGSM [α 0] - знакът на мантисата skh.zn., и RGSM [α 8 ÷ 32 алфа] мантиса сума.

· Когато различни признаци на операнди. Отрицателна мантиса се предава на RGA или RGB код на заден ход, сумиране на SM с положителен мантиса с допълнително podsummirovaniem 1 до резултата. Знак записва резултата в съответния спусъка марка. Ако резултатът се нормализира, т.е. в SM [0] ≠ 0 се съхранява в RGSM:

- Знак на резултата в RGSM [α 0]

- Редът на RGCT1 в RGSM [α 1 ÷ α 7]

- Модул мантиса резултат от SM в RGSM [α 8 ÷ α 32].

Ако резултатът се нормализира, т.е. SM [α 8, 9 ... α] = 0 и не изчезване на мантисата, т.е. SM [α 8 32 ÷ α] ≠ 0, нормализация се извършва мантиса изместване наляво докато низходящ ред: т.е. RGCT1: = RGCT1 -1.

При отрицателни процедура за преливане, т.е. когато RGCT1 [0] формира около изчезването на знак (т.е. резултат = 0). Ако нормализиране става без изчезването на реда, в резултат се образува в RGSM и подпише кодове, ред и мантиса.

Забележка: Операциите с броя на плаваща точка събиране и изваждане се извършва приблизително, защото нареждания за подравняване може да загуби значителни бита на един от операндите. Грешката в този случай винаги е отрицателен, и може да бъде до "1" LSB. Следователно, в резултат на закръгляване се прилага, което използва допълнителен бит в SM, които след сумиране се добавя към "1".

6.10 умножение на числа с плаваща запетая.

Произведени от формулата, показана на фигура 6.15 б. Формулата показва, че размножаването:

- Добавят Поръчки

- Мантиса умножена

- Продуктът е нормализирана и

- Той е назначен в "+", ако признаците на факторите, са едни и същи, а "-" в противен случай.

Ако една от мантисата е "0" продукт се приема като нула, и преливник не се произвежда.

Ако поръчките сумиране дойдоха за преливане и му знак е отрицателен, в резултат на размножаването се приема, че е "0", защото продуктът е по-малко от дължината на думата.

Ако е имало преливане на реда със знака "+", тя може да бъде, че след нормализиране на резултат от умножението мантисите преливане изчезват. Ето защо, в този случай фактът, се съхранява до препълване затваряне резултат нормализиране.

Както вече бе споменато, поръчки на операции могат да се извършват в различни единици или в един ALU:

1. В ехидна SM, в които операциите се извършват с умножение мантиси - последователно: първо, по заповед, а след това през мантисите.

2. Операциите по заповед на логически операции единица, както и по-горе мантиси в SM ALU.

ALU схема за втория случай е показан на фигура 6.17.

RG присвоявания в схемата:

RG1 - за приемане и съхраняване на множимо А.

И RG2 RG2 "- за приемане мантиса множител Б и да го измести в процеса на размножаване.

RG3 - да получат знака и фактор в реда и последващото приемане на творби от частни RGSM.

RGA - да прехвърли на мантисата ехидна множимо А, по реда на неговото KPS единица на логически операции и да се запишете в T ZN.

RGB - за прехвърляне на SM частични продукти от порядъка на един фактор в RGD единица в логически операции.

RGSM - за получаване на частичните произведения на SM и след умножаване на резултата: знак, мантиса и порядък.

RGCT1 - да се съхранява в резултат на реда.

брояч цикъл, използван за нормализиране - MCT.

ALU работа.

1. Приемане на операнди: получаване на множимо А в RG1, определяне белег на NPY? Монтаж RGA "0". Получавате фактор в: знакът и ред в RG3 и мантиса B в RG2, за фиксиране марка T Zn, RGB настройка на "0".

2. Прехвърляне на заповеди на числа А и В в РР и RGD, съответно, и тяхното подреждане в операциите на блок логика с изместване на съответните мантиси RG1 или RG2, определяне на приетото нареждане в RGST1. (Shift се извършва под контрола на тезгяха цикъл).

3. Умножете мантисите. A предаване мантиса на множителя в RGA и допълнително да SM на ехидна. Ако стойността на първата цифра на мантиса множител Б да RG2 равен на "1", броят на мантиса А е фиксирана в RGSM като първата частна работа и се прехвърля в RG3. След това, мантисата в RG2 RG2 чрез "изместване на ляво в ранг и значимост на тази категория е" 1 ", процесът се повтаря. Ако стойността на категория е "0", а след това на конкретния продукт в RGSM ранг е изместен в ляво и пусна към RG3. (Не сумиране). Всичко се повтаря за всички битове на множител Б.

Крайният резултат е записан в RGSM: знака на Zn Т, от порядъка на RGST1 и мантисата на SM, SM-далеч от автобуса BDI.

Така че е логично да се заключи - умножение на числа е процес на обобщаване на мантиса множителя и частичното продукт толкова пъти, колкото броя на цифрите в мантиса Б, т.е. процесът е подобен на умножаване броя на фиксирана точка.

6.11 Разделението на числа с плаваща запетая.

Произведени в съответствие с формулата, дадена на фигура 6.15.

Общи бележки: разделението на числа с плаваща запетая обикновено мантиса лично е частен мантиса получава чрез разделяне на дивидент от мантисата на делител и поръчката е равна на разликата между частния и дивиденти поръчките делител. Private нормализирана и назначен "+", ако признаците на дивидента и делителят са едни и същи, а "-" в противен случай.

Ако дивидентът е = 0, 0 е писано в частния без извършване на разделението.

Ако формира положително препълване или ако делител = 0 разделението не се извършва и процес за прекъсване на сигнала се генерира чрез изваждане на реда.

Когато се раздели на нормализирани числа с плаваща запетая може да бъде, че много по-голяма, отколкото на дивидента мантиса мантиса делител и след това мантиса лично препълване може да се случи с мрежата, толкова често, преди да се раздели мантисите, нормализиране делител нарушават смяна му по малко наляво. Тогава няма нарушение на частния нормализиране.

Division мантиси обикновено е, подобно на разделението на числа с фиксирана точка. Единствената разлика е, че дивидентът е взето на същата дължина като делителя.

Въпреки това, предвид факта, че мантисата на дивидента, изразена като фракции, могат да бъдат грубо предположи, че дивидентът е двойно дължината с нули в по-младото половина. В този случай, след преминаването на ляво частични баланси на освободените места са запълнени с нули, а оттам и на разделението могат да се извършват по абсолютно същия начин, както се раздели числа.

ALU схема за разделяне номерата на числа с плаваща запетая, което изпълнява в същото SM. (Division: фиксиран дивидент и измества делителя) Фигура 6.18.

Операция дивизия започва с приемането на операндите в RG1 и RG2, фиксиране на знаци в предизвиква признаци T SH, предаване на нареждания по отношение RGA и RGB бита на RG 1 [1 ÷ 7] и RG2 [1 ÷ 7]. Следваща се изчислява чрез добавяне на разликата между тях в пряк код SM изместен за P SM делител. Резултатът е вписано в RGST1. Следваща има разделение мантиси подобно разделят числа с фиксирана точка.

Глава 7. Мултипликатори, шофьори, синхронизатори.

7.1. Мултипликатори.

След успеха на технологията IC има преход от извършване на аритметични операции в компютър чрез сериен комбинация от устройства (например Adders) до посветен IP хардуер, извършващи операции по начини, които значително увеличават скоростта на компютри.

Логиката на изграждането на такива единици е най-често се свързва с традиционните алгоритмите на операциите.

Изграждане на такива мултипликатори (мултипликатори) двоични кодове на базата на сумиране на частичните произведения, получени с conjunctors.

Фигура 7.1.

Тук частични продукти A 0 * B 0, B 0 * A 1, и т.н. формирани conjunctors 1-4 (и едновременно) и получената кодова разширители 5 и 6 (в серия). Получената верига се нарича умножение на блока на матрица множител (IMB).

Използването на такъв подход е логично да се синтезират произволно множител малко.

Пример: Да предположим, че има малко на 2 m * п.

М = М-1 2 0 yuyuyuf и Б п = б N-1 б N-2 ... б 0

Умножете две 4 - битови числа A и B. Фигура 7.2.

От процеса на размножаване предходното в колоната на M две числа A и B е логично да се заключи, че всеки от избраните блокове трябва да: се получи частична продукта б 1 на 1 (блок 1), и по-нататък добавя освен трансфер P, получен чрез добавяне б 0 1 блок частични продукти б 0 и в 2 2 0, получен в съседните блокове 2 и 3, т.е. Всеки блок трябва да изпълни, показан на фигура 7.2. съотношение M = A * B + C * D.

Затова в разглеждане на схема за умножение на две 2 - (. Фигура 7.1) цифрени числа, е необходимо да се добавят две комбинатор за добавяне на A * B * C условията на D.

Това каза на Фигура 7.3 показва схема на 4 по - малко множител.

Схемата на работа е очевидно, и съответства на умножение алгоритъм 4-битов числа А и Б.

4 -. Bit разширители SM1, SM2 и SM3, използвани в схемата за умножение на фигура 7.3, се основават на едноцифрени суматора свързаните съгласно схемата, показана на фигура 7.4.

Заключение: за изграждането на репрографски - сумиране единица за п - битови числа изисква: М 2 - conjunctors и п 2 едноцифрени разширители.

Максималната продължителност на умножение по математика Т е сумата от забавянето на сигнала в определението на продукта за conjunctors б к * а аз и закъснение във веригата на сигнала в матрица, която е на едноцифрени суматора

Math т = т к + (m + п - 1) т см.

където т к - забавяне conjunctor

т см - забавяне един битов ехидна SM.

ASB множител, показан на фигура 7.4. б

Къде Е - вземане на проби сигнал

MPL - Multiplir - матрица множител. Примери произведени мултипликатори:

Серия 1802: 8х8 (17ns), 12х12 малко. Минск 32x32 (250ns), на Hitachi 1616 (5 НЧ).

7.2. Последователни множители.

В последователни множители изчисляват п + m - битов продукт:

P = A + B N М

Къде A N = N-1 ... 1 на 0 - малко множимо п.

B m = б м -1 ... б 1 б 0 - битов мултипликатор м.

Множителя и п е написано в паралелен код във вътрешен множител регистър на паметта, и B м бита множител доставени до последователно множител се започне с LSB като умножение.

От традиционните алгоритъм за умножение на числа е известно, че множител трябва да е акумулатор, състояща се от N - битова двоична разширител и сменящ регистър на Раман, който се използва като батерия MSBs сума на частични продукти.

Шофиране акумулатор, показан на фигура 7.5.a, работата на които е очевидно.

Два вида джапанки, използвани в фактор (Фигура 7.5 б и в.):

DL - спусък и DL / R - Trigger приоритет нулиране вход R. Тяхната работа е видно от схемата.

Шофиране множител и ASB са показани на фигура 7.6. А и В съответно.

8 - битов регистър RG1 множител памет за броя на A 8 е построен на DL - тригери (асинхронен, потенциал), и 9 - малко смяна регистър RG2 на DL / R задейства. Продукцията на ехидна SM 9 - малко базирани транспорт.

Зареждане на множимо A 8 RG1 произвежда паралелно сигнал ¬R = 0, RG2 които едновременно се връща на "0". Умножете броя на A 8 от най-малко б к фактор при 8 (тя се нарежда идват една след друга) (к-цифрено число и инсулт) с помощта на набор от 8 и порти:

Хб една аз к = а аз * б к

В бита к фактор Докато идват, смяна регистър RG2 работи в синхронен режим (паралелен) натоварване (L = 0). Shift ефект по време на сумата на превода в RG2 SM разширител се осигурят хранилки RG2 бита с тегло от 1 повече от нивото на суматора, т.е., на Q бита RG2 KH с тегло от 2 K + 1 се подават към входовете на SM на ехидна - сервират б к 2 до тегло.

Умножението се извършва за м + н цикли с издаването на продукт P в сериен код от изхода Q 0 Офсетни регистър RG2 на. Първият M - битове на продукта са дадени в натоварване RG2 дължи на ефекта на срязване в гореспоменатото прехвърляне на RG2 в SM, а останалите N - знак аларма L = 1, което минава RG2 в режим на срязване под влиянието на тактов сигнал ¬S.

мултипликатор м може да има произволно малко. ASB множител, показан на фигура 7.6. б. Пример за търговски достъпен K555I9 множител (8 х 1 бит).

7.3. Драйвери. Автобусни предаватели.

Сегашната усилвател с голям капацитет на натоварване, посочени като буфери или драйвери.

Multi-битови драйвери с Z - държавни изходи се използват за свързване на устройства към системата (вътрешен) автобусни микро-процесорни системи, използващи монтаж, или споделени автобуси с други устройства. водачите са също често се нарича, формиращи общественото или шофьори на автобуси (шофьор на автобус).

Схемата на драйвера за мулти-битов и ASB са показани на фигура 7.7. Ако всеки бит мулти-малко водача се управлява от отделен сигнал, който се нарича линеен водач.

ASB - Онлайн шофьор е показан на фигура 7.7. Той съдържа 4 линеен генератор. Автобусни климатици могат да бъдат отворен колектор.

Автобусни предаватели.

Горните водачите предават сигнали в една посока. Въпреки това, често е необходимо за предаване на данни на същия автобус в две посоки (срещу), например, от процесора за памет или външно устройство и обратно.

За тази цел двупосочни водачи, наречени приемопредаватели (приемо-предавателни) и схемата ASB са дадени на фигура 7.8 а и б.

В други случаи, изходите на приемо-предавателни са в Z - състояние.

Глава 8. Синхронизация и получаване на външни сигнали в компютъра.

8.1. Синхронизация на цифрови устройства.

Синхронизацията се извършва на генератора, сигналите от които се разпространяват до всички части на устройството и позволява приемането и доставката на елементи за съхранение на данни са подредени в изпълнение време на операции - това се нарича гейт.

път данни може да бъде представляван от редуващи комбинаторни верига (CC) и памет клетки (ES), отразяващи работата на устройството при пространствена редуване на ЦК и VC (Фигура 8.1 а) и по време на последващите операции в различни времеви слотове на едно и също оборудване. (Фигура 8.1. B).

На KC - пътеки сигнал от вход за различните изходи могат да бъдат различни, така че да се изчисли системата за синхронизация трябва да бъде оценено забавяне т мин и т KC KC макс за кратки и дълги пътеки на сигнали.

Изчисляването на настройките на часовника.

Основните параметри на съотношението разглежда в времедиаграма на тактови импулси (Фигура 8.2) и са показани в (Фигура 8.3).

период часовник T е сумата на неговата продължителност т ф и пауза т P: T = T U + T P (Фигура 8.3).

За надеждна информация писане в елемент на паметта (имаме предвид синхронен тригер) трябва да отговарят на условията:

т ф ≥ т WC (т WC - време спусъка отговор е даден в паспорта му).

Trigger приема ново състояние след максимум забавяне т тритон 01 или 10 март. Параметри Т WC и макс (Т1 март т 3 10) често са подобни по размер, но понякога може да се различават в 2 ÷ 3 пъти. Нека тази разлика:

Δt TP = макс (Т1 март т 10 март - т WC)

След инсталирането на ново условие спусък, със своя изходен сигнал трябва да премине през най-дългия път (т KC макс) KC плюс предварително зададено време след задействане т В.

Тогава изисква пауза между импулсите трябва да бъде: T N ≥ Δt + т TR KC макс + T C

Следователно е налице минимален период часовник: T мин = т ф + T N = т WC + Δt + т TR KC макс + T C

Но тяхната честота: е макс = 1 / T мин

В днешните цифрови устройства, работещи при висока честота, при изчисляване на настройките за синхронизиране, че е необходимо да се вземе предвид преминаването на сигнала през комуникационните линии между елементите, т.е. вземат предвид топологията на помежду си. Следователно, първоначалното Конструкцията на устройството е само приблизително.

Също така взема предвид при изчисленията и нестабилността на осцилатор честота F на:

F = е 0 (1 ± Δf), където Δf = δ / F 0

е 0 на първоначалната честота, Δf - отклонения от номиналната стойност.

Ширината на толерантността на номиналната честота офсет е 2 Δf → (± Δf), така че честотата на промяна не трябва да излиза извън рамките на тази област.

Някои искания са направени, за да стръмността на часовник ръбове. Необходимо е да се припомни, естеството на състезанията за вход (фигура 8.3 а). Желаният край стръмния може да бъде определена от отношението: Фигура 8.3.

т 2 -t 1 = (U 2 дълго - U тогава 1) / K

където К - стръмнината в V / НЧ.

Хърт малък наклон може да се види от Фигура 8.3 б, при пристигане - сигналът (офсет думи) трябва да премине състоянието T 1, T 2 спусъка. Да кажем, че праг T 1 (U POR1) минимална, и най-T 2 - максимално (U POR2). Тогава T 1 превключватели да работят по-рано от T 2, което не е в състояние да получи сигнал от изхода на Т 1 и информацията ще бъде загубена.

Налице е вредно явление за безпроблемната работа на устройството, като часовник кос. Часовник сигнали обикновено идват в голям брой елементи на устройството чрез система за разпределение часовник съгласно пирамидална модел, състоящ се от много нива пъти, което води до кос, т.е. Non-едновременното пристигане на синхронизация на елементите се дължи на забавяне разпространението на разпределителните линии. Това е еквивалентно на намаляването на някои интервали и удължаване други, което може да доведе до повреда на устройството.

Има няколко начина за справяне с кос:

- Увеличаване на интервалите, на изхода на GTI, т.е. намаляване на честотата на часовника (намаляване на производителността)

- Използването на специални елементи високоскоростни във вериги, които разпределят часовник сигнали.

- Limited обмен на данни между елементите на синхронизирана схема дистанционно изход окабеляване.

- Внимателен подбор на дължините на проводниците в дизайна на оформлението, въвеждането на закъснения в линиите за изравняване времената на пристигане на сигнала на тактовата честота.

- В днешния LSI се използва специална временна часовник корекция усвояване верига. Схемите са наречени Фаза синхронизатори (PLLs).

В заключение ще отбележим, че в цифрови устройства използват монофазни, двуфазен и многофазни синхронизация.

8.2. Еднофазни синхронизация.

Използване на минималния брой часовник осигуряване на висока скорост и в същото време се придружава от специфични проблеми. Тъй като синхронизацията на еднофазни на всички елементи на устройството се подава в срок същите сигнали, в Radiant елементи случай като синхронизация би било невъзможно, тъй като времето на часовника един и същи елемент, например, единичен спусък трябва едновременно на входа, за да приемете данни, и на изхода да издаде съхранява в него, което е невъзможно.

Поради инерцията на елементите на синхронизация монофазен е възможно дори за единично спусъка, но ако условията Фигура 8.4. (1):

т WC ≤t U ≤t TPmin + т KC мин - (1)

Когато са посочени:

т WC - време превключвател спусък

T U - продължителността на импулс

т TPmin - необходимия минимум времето за превключване на последващо тригер

KC т мин - минимално необходимото време за превключване на съвпадение верига

Тук имаме предвид, че след спусъка превключвател WC) нови стойности на данни се появяват на комбинаторни входа на веригата, и в края на т CC мин за промяна на входния сигнал последващо пускане на пазара, но това не трябва да се възприема от тях, в противен случай състоянието му отново се промени в един и също тактов цикъл, което е недопустимо.

Оттук и изводът - трябва строго да се ограничи продължителността на U импулс Т от горе и долу. t U должно быть таким, чтобы за это время переключился даже самый инерционный триггер и в тоже время информация не должна пройти через самый быстродействующий триггер.

К сожалению такому расчету длительности t U препятствует отсутствие в паспортах элементов сведений о минимальных задержках их срабатывания. На практике однофазовая синхронизация чаще применяется в схема с триггерами имеющими динамическое управление или двухступенчатыми, у которых чувствительность ко входным сигналам сохраняется только в окрестностях фронта сигнала.

В этом случае должно соблюдаться условие рис 8.4. (2):

t Н ≤t TPmin +t КЦ min

где t Н – длительность фронта синхросигнала С.

8.3. Расчет минимального периода синхроимпульсов для системы однофазовой синхронизации.

Предполагается использование элементов памяти – триггеров с прямыми динамическим управлением. Временная диаграмма и основные параметры тактовых импульсов приведены на рис 8.4.

t 0 – начало первого импульса

Т – период следования импульсов

±Δ – допуски сдвига фронта С – сигнала, здесь (t 0 – Δ) и (t 0 + Δ) – учтены:

Сдвиги в схеме размножения, задержки в линиях связи, нестабильность ГТИ.

t S – время предустановки элемента,

t В – время задержки элемента

t TPmin и t TPmax – минимальное и максимальное время переключения триггера

t КЦ min и t КЦ max - минимальное и максимальное время переключения комбинационной цепи

очевидно:

1. Чтобы сигнал на входе D триггера был неизменным в интервале предустановки t S , он должен устанавливаться не позднее момента (t S + Δ) для первого такта и момента

(Т – Δ - t S ) для второго такта.

2. Изменение информационного сигнала становится доступным не раньше момента (t В + Δ)

для первого такта и момента (Т + Δ + t В ) для второго

3. Наиболее позднее появление информационного сигнала в интервале между импульсами С происходит в момент (Δ + t TPmax + t КЦ max ), а наиболее ранее в момент

(-Δ + t TPmin + t КЦ min )

На основании этих утверждений можем записать:

a) Чтобы наиболее позднее поступление сигнала на входе D оказалось в допустимой области необходимо соблюдение условий (рис 8.4 (3) и (4))

(3) (Т – Δ - t S )≥ (Δ + t TPmax + t КЦ max ),

Откуда определяется период тактовых импульсов С:

(4) Т ≥ (2Δ+ t S + t TPmax + t КЦ max )

b) Для обеспечения неизменности сигнала на входе D в течение t B необходимо соблюдения условия:

(-Δ + t TPmin + t КЦ min )≥ (t В + Δ) откуда:

t КЦ min ≥(2Δ+ t В - t TPmin ) (5)

c) Для надежного переключения триггера надо выполнить условие:

t U ≥ (2Δ+ t Umin ) (6)

где t Umin длительность импульса необходимая для переключения триггера.

Порядок определения вышеперечисленных параметров синхросерии:

1. Выбор t U по выражению (6).

2. Выбор Т по условию (4)

3. Проверка выполнения условия (5)

Слагаемое 2Δ в выражении (5) отражает возможность запаздывания переднего и опережения заднего фронтов синхросигналов. Нарушение условия (5) может потребовать введения элементов задержек в соответствующие цепи, например, на выходах триггеров.

8.4. Двухфазовая синхронизация.

Двухфазовая или двухтактная синхронизация применяется в большинстве цифровых устройств, когда все схемы тактируются двумя взаимно разнесенными во времени последовательностями синхроимпульсов С1 и С2, вырабатываемых задающим генератором, и привязывают ко времени все процессы в устройстве.

Идею двухфазной синхронизации удобно рассмотреть на примере условной структурной схемы цифрового устройства на рис 8.5.в.

В ней все логические схемы разбиты на два класса:

- Схемы памяти (триггеры) объединенные в большие макрорегистры MRG1 и MRG2, которые срабатывают по синхросигналам С1 и С2.

- Комбинационные схемы объединены в макросхемы МКС1 и МКС2, в которые могут входить шифраторы, мультиплексоры, сумматоры и т.д., но отсутствуют триггеры и цепи обратной связи.

Каждая МКСi получает сигналы с выходов предыдущего MRGi, синхронизируемого С1 и подает результаты обработки на входы последующего MRGi+1 синхронизируемого С2.

Условимся, что сигналы, поступающие извне на вход D через синхронизаторы вв ода внешних сигналов, меняются только по фронту С2.

На рис 8.5 б приведена временная диаграмма работы структурной схемы с двухфазной синхронизацией.

Временные параметры

Т Т – период такта,

Т Ф – фазовый период,

Т И – длительность синхроимпульса.

Как правило двухфазная синхронизация является симметричной т.е. Т Т = 2Т Ф . суть процессов видна из временной диаграммы и стоит в следующем:

По фронту С1 сигнала в момент времени t 1 конъюнкторы макрорегистра MRG1 открываются и триггеры меняют свое состояние выходов в соответствии с входными сигналами из предыдущей комбинационной схемы.

Выходные сигналы MRG1 начинают обрабатываться схемой МКС2, переходные процессы в которой происходят до момента t 5 (заштрихованная область), но на входы MRG2 не попадают, т.к. С2 еще не открыл его входных конъюнкторов.

Edge C2 отворени conjunctors MRG2 и сигнали изход MKS2 (вече завършиха преходни) въведете MRG2.

Преходни процеси в MRG2 (преди време т 6) не попадат на влизане MRG1 чрез MKS1 като conjunctors MRG1 отварят само C1 предната.

<== Предишна лекция | На следващата лекция ==>
| усойница

; Дата: 05.01.2014; ; Прегледи: 1808; Нарушаването на авторските права? ;


Ние ценим Вашето мнение! Беше ли полезна публикуван материал? Да | не



ТЪРСЕНЕ:


Вижте също:



zdes-stroika.ru - Studopediya (2013 - 2017) на година. Тя не е автор на материали, и дава на студентите с безплатно образование и използва! Най-новото допълнение , Al IP: 66.249.93.80
Page генерирана за: 0.111 сек.